一种减少频率锁定时间的锁相环装置及实现方法

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专利状态

一种减少频率锁定时间的锁相环装置及实现方法

有效

专利申请进度

申请

2019-12-25

申请公布

2020-04-10

授权

2023-05-12

预估到期

2039-12-25

专利基础信息

申请号	CN201911355849.X	申请日	2019-12-25
申请公布号	CN110995256A	申请公布日	2020-04-10
授权公布号	CN110995256B	授权公告日	2023-05-12
分类号	H03L7/099
分类	基本电子电路;
申请人名称	深圳市和宏实业股份有限公司
申请人地址	广东省深圳市福田区深南大道1006号深圳国际创新中心（福田科技广场）A栋23层

专利法律状态

2023-05-12

授权

状态信息

授权
2020-04-10

公布

状态信息

公布

摘要

本发明公开了一种减少频率锁定时间的锁相环装置，其包括：鉴相器单元、分频单元、反馈信号分频单元、环路低通滤波器、压控振荡器、反馈放大器，微处理单元以及与微处理单元相连的充电控制单元和放电控制单元，微处理单元用于在频率切换时控制充电控制单元或放电控制单元对环路低通滤波器充放电操作，以实现快速锁定。本发明还公开了相应的实现方法。实施本发明，可减少鉴相电压在跳频或时隙切换时的电压变化时间，从而减少频率锁定时间，同时满足高相位噪声的专业应用要求。

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